IBM ha svelato un prototipo di chip con circa 100 miliardi di transistor su un'area grande quanto un'unghia. Questa architettura, chiamata nanostack, impila verticalmente i transistor in due strati su un singolo chip di silicio, raddoppiando la densità rispetto alla precedente tecnologia di punta annunciata nel 2021. Il risultato è un balzo in avanti che potrebbe estendere la legge di Moore per almeno un decennio, secondo i ricercatori.
Per oltre mezzo secolo, i produttori di chip hanno seguito il principio della legge di Moore: stipare più transistor su un chip riducendo le loro dimensioni. Ma negli ultimi 15 anni, i transistor hanno raggiunto dimensioni di poche decine di nanometri, un punto in cui la meccanica quantistica interferisce con il loro funzionamento. Non possono più essere rimpiccioliti. La soluzione, come spiegano gli ingegneri, è costruire in verticale.
Il nuovo chip di IBM impila i transistor in due strati, una tecnica nota come transistor a effetto di campo complementare (CFET). Rispetto all'architettura precedente, i chip realizzati con questo approccio possono eseguire fino al 50% di lavoro in più nello stesso tempo e migliorare l'efficienza energetica fino al 70%. Jay Gambetta, direttore di IBM Research, ha definito il passo come un "salto significativo in avanti" durante una conferenza stampa. Dan Hutcheson, vice presidente di TechInsights, ha aggiunto: "Assolutamente, è trasformativo. Questo mette altri 10, 15 anni sulla tabella di marcia".
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La struttura a strati del chip nanostack
Per realizzare il chip, gli ingegneri hanno costruito prima i transistor su uno strato di silicio, poi hanno depositato un secondo strato di silicio sopra il primo e hanno fabbricato un altro strato di transistor direttamente sopra, creando connessioni elettriche tra i due livelli. A differenza di approcci concorrenti come il 3D V-Cache di AMD, i transistor del secondo strato non sono allineati perfettamente sopra quelli del primo, ma sono sfalsati. Questo semplifica il cablaggio e offre altri vantaggi. Il canale di ogni transistor è composto da tre nanofogli spessi 15 atomi, distanziati di 9 nanometri.
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IBM ha soprannominato la sua tecnologia "sub-1 nanometro" o "0,7 nanometri", seguendo una convenzione di marketing che non corrisponde a una dimensione fisica reale, ma indica il progresso generazionale. La distanza effettiva tra i transistor è rimasta intorno ai 40 nanometri.
Sfide produttive e prospettive future
Mettere in produzione chip a più strati presenta sfide termiche e di resa. Costruire un secondo strato senza fondere le connessioni del primo richiede processi a bassa temperatura: IBM è riuscita a mantenere la produzione sotto i 400 °C, senza rivelare i dettagli. Il tasso di guasto è più alto per i chip a strati multipli, poiché un difetto in uno strato compromette l'intero chip. Tuttavia, IBM prevede che entro un decennio i chip con nanostack saranno ampiamente utilizzati nei data center, contribuendo a gestire il consumo energetico.
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Il nuovo design offre un modo generale di disporre i transistor e IBM collaborerà con i produttori di semiconduttori per realizzare chip effettivi, inclusi GPU e CPU. "Mi aspetto di avere molte conversazioni con i progettisti su come usare questa tecnologia", ha dichiarato Huiming Bu, vice presidente della ricerca e sviluppo globale dei semiconduttori di IBM. Il chip si basa sull'evoluzione dei nanosheet, già utilizzati nei transistor più avanzati dal 2022. L'approccio è simile a quello perseguito da Intel, Samsung e TSMC, ma IBM si distingue per lo stacking sfalsato.
Per approfondire le tendenze del settore, leggi anche l'articolo su Apple che aumenta i prezzi dei Mac a causa dei costi della memoria e le imminenti aumenti dei prezzi Xbox da parte di Microsoft. Per un contesto più ampio sull'evoluzione dei chip, consulta la pagina di Wikipedia sulla legge di Moore.
Fonte: https://www.technologyreview.com/2026/06/25/1139696/ibm-unveils-sub1nm-chip
